Archivos diarios: 05/08/2019

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VHDL restador completo de 1 bit

VHDL: restador completo de 1 bit

Aquí dejo otro code-kata en VHDL, ahora para construir un restador completo de 1 bit. Recibe 3 entradas y saca 2 salidas. Es muy parecido al sumador completo del post anterior. La tabla de verdad de este circuito es la siguiente: Acarreo de entrada A B Acarreo de salida Resta 0 0 0 0 0 0 0 1 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 1 0 0 0 1 1 1 1 1 El código fuente del restador Las primeras pruebas construyendo sin simplificar, después el simplificado: El restador simplificado De nuevo, utilizando las tablas de Karnaugh llegamos a simplificar el código anterior a este siguiente: El banco de pruebas Igual que con el sumador, nos sirve casi el mismo banco de pruebas. Sólo cambio el componente y la nomenclatura de alguna variable: Si todo ha ido bien, al visualizar las señales de entrada y salida, tanto con el circuito normal como con el simplificado, se tiene que ver algo como la imagen del principio.