Archivos diarios: 16/08/2019

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VHDL ROM generada con variables

VHDL: ROM hecha con generate y variables

Jugando y jugando con VHDL, que llegamos a encontrar una sentencia llamada generate. Con esta generate podemos generar, en pocas líneas, circuitos más grandes que repiten sus componentes. A su vez también tenemos variables, que podemos usar en estos generates. Con esto junto, reutilizando la ROM anterior, que podemos generar una ROM para nuestras simulaciones de esta forma..

VHDL memoria de sólo lectura ROM

VHDL: memoria de sólo lectura ROM

Y aquí otro code-kata, ahora con una memoria de sólo lectura, de las llamadas ROM. Estas memorias simplemente tienen unos datos internamente grabados que pueden ser consultados accediento a direcciones de memoria. Para este code-kata sólo hay 4 palabras de 64 bits. Es decir un vector de 4 palabras, o una matriz de 4×64 bits, como prefieras verlo. En la entrada recibe 2 pines con las 4 direcciones posibles de palabra.